%0 Journal Article
%T Design of a Dedicated Reconfigurable Multiplier in an FPGA<br>FPGA中专用可重构乘法器的设计
%A Yu Hongmin
%A Chen Stanley L
%A Liu Zhongli
%A <br>余洪敏
%A 陈陵都
%A 刘忠立
%J 半导体学报
%D 2008
%I 
%X 提出了一种新的嵌入在FPGA中可重构的流水线乘法器设计. 该设计采用了改进的波茨编码算法，可以实现18×18有符号乘法或17×17无符号乘法. 还提出了一种新的电路优化方法来减少部分积的数目，并且提出了一种新的乘法器版图布局，以便适应tile-based FPGA 芯片设计所加的约束. 该乘法器可以配置成同步或异步模式，也可以配置成带流水线的模式以满足高频操作. 该设计很容易扩展成不同的输入和输出位宽. 同时提出了一种新的超前进位加法器电路来产生最后的结果. 采用了传输门逻辑来实现整个乘法器. 乘法器采用了中芯国际0.13μm CMOS工艺来实现，完成18×18的乘法操作需要4.1ns. 全部使用2级的流水线时，时钟周期可以达到2.5ns. 这比商用乘法器快29.1%，比其他乘法器快17.5%. 与传统的基于查找表的乘法器相比，该乘法器的面积为传统乘法器面积的1/32.
%K FPGA
%K multiplier
%K reconfigurable
%K modified Booth algorithm
%K CLA
%K transmission-gate logic<br>FPGA
%K 乘法器
%K 可重构
%K 改进的波茨算法
%K 超前进位加法器
%K 传输门逻辑
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=819C08C68989615B577B694193CE729E&yid=67289AFF6305E306&vid=771469D9D58C34FF&iid=708DD6B15D2464E8&sid=66553187569A3CBF&eid=86C17F046E2342EE&journal_id=1674-4926&journal_name=半导体学报&referenced_num=0&reference_num=15