%0 Journal Article
%T 20 Gb/s 0.18 μm CMOS 1:2 分接器设计
%A 张长春
%A 王志功
%A 施思
%A 李伟
%J 半导体学报
%D 2009
%I 
%X 基于CML逻辑及以电流密度为中心的设计方法,采用SMIC 0.18um CMOS工艺设计并实现了一个20Gb/s 1:2分接器. 为了电路的完整性及内部操作的可靠性，对速度具有一定制约作用的数据输入缓冲器及静态的锁存器被相应地采用. 同时，由于采用了静态的锁存器，该分接器能工作于很宽的数据速率. 测试结果表明，在1.8V电压下，本电路能可靠地工作在上至20Gb/s、下至5Gb/s（甚至更低）的输入数据速率.芯片面积为875um*640um. 功耗为144mW, 其中核心电路仅占28%左右.
%K 分接器
%K 锁存器
%K CML
%K 设计方法
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=ECBCEBC654292BF8729879A8538D2F12&yid=DE12191FBD62783C&vid=340AC2BF8E7AB4FD&iid=94C357A881DFC066&sid=EE8F915314A695C7&eid=94C357A881DFC066&journal_id=1674-4926&journal_name=半导体学报&referenced_num=0&reference_num=0