%0 Journal Article
%T A 12 bit 100 MS/s pipelined analog to digital converter without calibration<br>一个没有采用校准技术的12位分辨率100兆采样率的流水线模数转换器
%A Cai Xiaobo
%A Li Fule
%A Zhang Chun
%A Wang Zhihua
%A <br>蔡小波
%A 李福乐
%A 张春
%A 王志华
%J 半导体学报
%D 2010
%I 
%X 本文给出了一个基于0.18um CMOS工艺的12bit 100MS/s的流水线ADC。其中第一级采用了3.5比特结构以降低对电容匹配的要求，采样保持放大器、第一级和第二级均采用了自举开关以改善ADC线性度，后级采用级缩减技术节省了功耗和面积。当输入信号频率为15.5MHz、采样率为100MHz时，该ADC达到了79.8dB的SFDR和10.5bit的有效位数。芯片采用1.8V电压供电，包含输出驱动的总功耗为112mW, 芯片面积为3.51mm2 。
%K pipelined ADC
%K multi-bit
%K opamp
%K reference<br>流水线ADC
%K 多比特
%K 运算放大器
%K 参考电路
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=49580AD1C2F2EE10FBD6A180CF48BBB6&yid=140ECF96957D60B2&vid=4AD960B5AD2D111A&iid=708DD6B15D2464E8&sid=F832D0822C33CD26&eid=94C357A881DFC066&journal_id=1674-4926&journal_name=半导体学报&referenced_num=1&reference_num=0