%0 Journal Article
%T An Interconnect Optimization Algorithm in SOC Layout Design<br>SOC布图设计中的互连优化算法
%A Wang Yibo
%A Cai Yici
%A Hong Xianlong
%A <br>王一博
%A 蔡懿慈
%A 洪先龙
%J 半导体学报
%D 2003
%I 
%X 使用Elmore时延模型,对二端连线的缓冲器插入方法进行了详细的讨论.给出了最小时延下,缓冲器的最佳数量和位置;同时给出了在一定时延约束条件下的缓冲器的最小数量及位置;并在典型的0 .18μm工艺参数条件下进行了测试.测试结果显示,缓冲器插入方法可以显著地减小线上的时延,而且缓冲器的数目将随着时延约束的放宽而迅速下降.当时延约束仅比最优时延多5 %时,插入的缓冲器数目就降到了最佳缓冲器数的70 %左右,这一结果对缓冲器插入算法具有普遍的指导意义.
%K buffer insertion
%K Elmore delay model
%K SOC<br>缓冲器插入
%K Elmore时延模型
%K SOC
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=3712757608F33D2B&yid=D43C4A19B2EE3C0A&vid=B91E8C6D6FE990DB&iid=94C357A881DFC066&sid=64808317C39DF331&eid=AF4A4411BB448A36&journal_id=1674-4926&journal_name=半导体学报&referenced_num=2&reference_num=6